《Cadence高速电路设计--Allegro Sigrity SI/PI/EMI设计指南(含CD光盘1张)》是2014年9月1日电子工业出版社出版的图书，来自作者是陈兰兵。
《C径础鲜工adence高速电路设计--AllegroSigrity SI/PI/EMI设来自计指南》主要介绍信号完整性、电源完整性和电磁兼容方面的基本理论和设计方法，并结合实例，详细介绍了如何在Cadence Allegro Sigrity 仿真平台完成相关仿真并分析结果。同时，在常见的数360百科字信号高速电路设计方面，《Cadence高速电路设计--All盟革今群业广象批egro Sigrity SI/PI/EMI设计指南》详细介绍了同步系统、DDRx(源同步系统)和高速串行传输的特点，以及运用Cadence Alle拿gro Sigrity 王呀余句排钱程投况仿真平台的分析流程及方法。《Cadence高速电路设计--Allegro Sigrity SI/PI/EMI设计指南》还介绍了常用的信号完整性和电源完整性的相关测试手段及方法，简要介绍了从芯片、封装到电路板的系统好粉态检述且场快湖花级仿真设计方法。
《Cadence高速电路设计--Allegro Sigrity SI/PI/EM械止促艺植卫振I设计指南》特点是理论和实例七展曲轻亲命害密相结合，并且基于Cad映良自操控放威强此住城ence Alle亲装gro Sigrity 的设计平起台，使读者可以在软件的实际操作过程中，理解各方面的高速电路设计理念，同时熟哪误带刑坏元话协剧行悉仿真工具和分析流程，发县乡解棉外程也故叶香神现相关的问题并运用类似的设计、仿真大香方法去解决。
《Cadence高速电路设计--Allegro Sigrity S距步I/PI/EMI设除音因低计指南》适合从事芯片、封装、电路板设计及数字电路硬件设计的人员参考学习。
电子设计自动化丛书
Cadence高速电路设计--Allegro Sigri相补黄黑延阿ty SI/PI/EMI设计指南(含CD光盘1张)
陈兰兵 主编
ISBN 978-7-121-24114-7
2014年9月出版
定价:79.00元
492页
16开
《Cadence高速电路设计--Alle来自gro Sigrity SI/PI/EMI设计指南》主要介绍信号完整性、电源完整性和电磁兼容方面的基本理论和设计方法，并结合实例，详细介绍了如何在Cadence Allegro Sigrity 仿真360百科平台完成相关仿真并分析结果。同时，在常见的数字信号高速电路设计方面，《Cadence高速电路设计--Allegro Sigrity SI步控环仍才七在审倍财祖/PI/EMI设计指南》详细介绍了同步系统、DDRx(着认赶雨与聚苦却神源同步系统)和高速串行传输的特点，以及运用Cadence Allegro Sigrity 仿真平台的分析流程及方法。《Cadence高速电路设计--Allegro Sigrity SI/术乐保死福止深象地六烧PI/EMI设计指南》还介绍了常用的信号完整性和电源完整性的相关测试手段及方法，简要介绍了从芯片、封装到电路板的系统级仿真设计方法。
《Cadenc光种快念e高速电路设计--Allegro Sigrity SI/PI/EMI设计指南》特点是理论和实例相结合，并且基于Cadence Allegro Sigrity 的设计平台，使读者可以在软件的实际操作过程中，理解各殖关京满拉方面的高速电路设计理念，同时熟悉仿真工具和分析流程，发现相关的问题并运用类似的设计、仿真方法去解决。
《Cadence力仅极办相赵充居节干高速电路设计--Al口资呀展legro Sigrity SI/PI/EMI设计指南》适合穿照格境总教从事芯片、封装、电路板设计及数字电路硬件设计的人员参考学习。
第属运陈似艺讲几前1 章 信号完整性基础........... 1
1.1 信号完整性问题... 2
1.1.1 什么是信号完整性..... 2
1.1.2 数字信号的时域和频域............... 2
1.1.3 信号的质量.............向血.... 6
1.2 信号完整性分析的传输线理论............. 10
1.2.1 传输线的定义........... 10
1.2.2 传输线理论基础与特征阻抗..概益氢斤张万....11
判军棉资明请防1.2.3 无损耗传输线模型... 12
1.2.4 有被因啊居承帝错尼力损耗传输线模型... 13
1.2.5 微带线和带状线....... 15
1.2.6 S 参数简介................ 17
1.2.7 电磁场求解方法简介................. 19
1.3 传输线分析......... 22
1.3.1 反射......... 2游管金几它海且2
1.3.2 码间美技干扰. 27
1.3.3 传输法甲滑抗线与串扰........... 28
1.3.4 同步开关噪声........... 34
1.4 信号质量控制..... 35
1.4.1 阻抗匹配. 夜么跳信未脱久占易古35
1.4.船重棉输是浓2 差分线阻抗和差分线阻抗匹配. 39
1.4.3 走线拓扑. 45
1.5 信号完整性分析所用器件模型简介................ 48
1.6 信号完整性仿真分析........... 51
1.6.1 传输线阻抗与反射分析............. 52
1.6.2 匹配和传输线层叠结构............. 57
1.6.3 多负载菊花链........... 59
1.6.4 串扰......... 60
1.6.5 DDR3 信号质量问题及仿真解决案例........ 61
1.6.6 走线阻抗/耦合检查.. 67
参考文献................. 73
第2 章 电源完整性设计原理与仿真分析......... 74
2.1 电源完整性基本原理........... 74
2.1.1 电源噪声形成机理及危害......... 75
2.1.2 电源分配系统构成部件............. 81
2.1.3 去耦电容特性........... 82
2.1.4 VRM 模块................. 89
2.1.5 电源/地平面.............. 92
2.1.6 PDN 的频域分析...... 95
2.1.7 时域分析方法......... 100
2.1.8 直流压降与通流问题............... 104
2.1.9 电热混合仿真......... 108
2.2 电源分配网络交流分析......112
2.2.1 板级电源完整性设计分析工具及案例.......112
2.2.2 板级电源阻抗分析..115
2.2.3 平面谐振分析......... 121
2.2.4 利用SPEED2000 进行时域电源噪声分析................. 124
2.3 电源分配网络去耦电容优化............... 127
2.3.1 去耦电容的回路电感............... 127
2.3.2 优化方案示例--成本最低.... 129
2.3.3 早期去耦方案规划. 132
2.3.4 去耦方案What-if 分析............. 137
2.4 电源分配网络直流分析..... 138
2.4.1 直流仿真分析......... 139
2.4.2 电热混合仿真分析. 145
2.5 用Allegro Sigrity PI Base 进行电源设计和分析.. 149
2.5.1 直流设计和分析..... 149
2.5.2 规则驱动的去耦电容设计方法................. 153
参考文献........ 156
第3 章 高速时钟同步系统设计 157
3.1 共同时钟系统原理介绍..... 157
3.1.1 共同时钟系统工作原理........... 157
3.1.2 时序参数................. 158
3.1.3 共同时钟系统时序分析........... 163
3.2 用SigXplorer 进行共同时钟系统时序仿真.......... 166
3.2.1 飞行时间仿真分析. 167
3.2.2 计算时序裕量......... 172
3.2.3 保持时间时序裕量分析........... 173
参考文献............... 173
第4 章 高速DDRx 总线系统设计........... 174
4.1 高速DDRx 总线概述......... 174
4.1.1 DDRx 发展简介...... 174
4.1.2 Bank、Rank 及内存模块......... 176
4.1.3 接口逻辑电平......... 178
4.1.4 片上端接ODT........ 181
4.1.5 Slew Rate Derating.. 185
4.1.6 Write Leveling ......... 187
4.1.7 DDR4 的VrefDQ Training ....... 188
4.2 源同步时钟、时序............. 188
4.2.1 什么是源同步时钟. 188
4.2.2 源同步时序计算方法............... 189
4.2.3 影响源同步时序的因素........... 194
4.3 DDRx 信号电源协同仿真和时序分析流程.......... 196
4.3.1 DDRx 接口信号的时序关系.... 196
4.3.2 使用SystemSI 进行DDR3 信号仿真和时序分析实例................ 197
4.4 DDRx 系统常见问题案例分析............ 228
4.4.1 DDR3 拓扑结构规划:Fly-by 拓扑还是T 拓扑........ 229
4.4.2 容性负载补偿......... 231
4.4.3 Fly-by 的Stub 评估 235
参考文献... 238
第5 章 高速串行总线................. 239
5.1 常见高速串行总线标准一览............... 239
5.1.1 芯片到芯片的互连通信........... 240
5.1.2 通用外设连接总线标准--USB 3.0 总线/接口........ 246
5.1.3 存储媒介总线/接口 248
5.1.4 高清视频传输总线. 249
5.1.5 光纤、以太网高速串行总线... 252
5.2 高速串行通道之技术分析. 256
5.2.1 高速收发I/O 口...... 257
5.2.2 均衡器及预加重/去加重.......... 258
5.2.3 AMI 模型接口........ 263
5.2.4 码型编码及DC 平衡................ 263
5.2.5 判决指标:眼图分析、误码率、浴盆曲线................ 265
5.3 通道传输指标分析............. 267
5.3.1 通道混模S 参数分离............... 268
5.3.2 通道冲击响应......... 271
5.3.3 通道信噪比分析..... 272
5.3.4 通道储能特性分析(码间干扰ISI)........ 274
5.4 高速串行通道精细化建模. 276
5.4.1 过孔建模................. 276
5.4.2 特殊角度走线......... 281
5.4.3 长度(相位)偏差控制........... 285
XIV │ Cadence 高速电路设计--Allegro Sigrity SI/PI/EMI 设计指南
5.5 高速串行通道系统仿真案例............... 287
5.5.1 芯片封装及PCB 板上信号模型提取........ 288
5.5.2 建立信号链路拓扑. 295
5.5.3 时域通道分析......... 301
5.5.4 统计通道分析......... 303
5.6 高速串行通道系统设置调节............... 306
5.6.1 滤波电容效应......... 306
5.6.2 电源噪声注入有无影响分析... 307
5.6.3 电源噪声强弱影响扫描分析... 308
5.6.4 抖动和噪声影响扫描分析........311
5.7 高速串行通道工程实例..... 312
参考资料.... 316
第6 章 电磁兼容设计原理和方法.... 317
6.1 EMC/EMI 概述. 317
6.1.1 电磁兼容的基本概念............... 317
6.1.2 电磁兼容相关标准概要........... 323
6.1.3 接地设计原理......... 324
6.1.4 屏蔽设计原理......... 326
6.1.5 滤波设计原理......... 328
6.2 板级和系统级EMC 设计基本方法..... 330
6.2.1 板级EMC 设计的重要性......... 330
6.2.2 板级EMC 与SI/PI 的关系...... 330
6.2.3 板级EMC 控制的常用方法..... 330
6.2.4 系统级EMC 设计基本方法..... 333
6.2.5 EMC 仿真算法简介 334
6.3 Cadence/Sigrity 仿真工具在EMI 分析中的应用.. 335
6.3.1 SI/PI/EMI 仿真分析工具介绍.. 335
6.3.2 Cadence 的EMI 仿真分析实例................. 336
6.3.3 SPEED2000 在EMI 仿真中的应用.......... 338
6.3.4 PowerSI 在EMI 仿真中的应用................. 348
6.3.5 OptimizePI 在EMI 仿真中的应用............. 352
参考文献.............. 358
第7 章 信号完整性与电源完整性测试 359
7.1 10Gbps 以上数字系统中信号完整性测量综述.... 359
7.1.1 背景....... 359
7.1.2 10Gbps 以上高速背板测量...... 362
7.1.3 10Gbps 以上SerDes 信号品质测量........... 364
7.1.4 工业标准总线测试. 366
7.1.5 供电网络的测量..... 367
7.1.6 时钟测量................. 369
7.1.7 其他测试................. 369
7.1.8 小结....... 370
7.2 抖动测量........... 371
7.2.1 测量背景简介......... 371
7.2.2 抖动的定义及抖动与相位噪声、频率噪声的关系.... 371
7.2.3 周期抖动、周期间抖动和TIE 372
7.2.4 抖动成分的分解及各个抖动成分的特征及产生原因 373
7.2.5 使用浴盆曲线和双狄拉克模型预估总体抖动............ 379
7.2.6 高级抖动溯源分析方法........... 379
7.2.7 抖动传递函数及其测量........... 381
7.2.8 50fs 级参考时钟抖动的测量技术.............. 382
7.2.9 抖动测量仪器总结. 386
7.3 眼图测量............ 386
7.3.1 眼图概念................. 386
7.3.2 眼图模板................. 388
7.3.3 眼图测试对仪器的要求........... 389
7.3.4 眼图测试中的时钟恢复........... 390
7.3.5 眼图参数的定义..... 391
7.3.6 有问题眼图的调试. 395
7.4 PCB 阻抗测量... 397
7.4.1 PCB 阻抗测试方案及原理..... 397
7.4.2 TDR 测量仪器系统的校准...... 404
7.4.3 TDR 分辨率的概念 406
7.4.4 PCB 阻抗测量操作流程........... 407
7.4.5 TDR 测量仪器静电防护.......... 416
7.4.6 对TDR 测量的其他说明......... 419
7.5 电源完整性测量................. 422
7.5.1 电源完整性测量对象和测量内容............. 422
7.5.2 电源纹波和噪声测量............... 422
7.5.3 PDN 输出阻抗和传输阻抗测量................ 424
7.5.4 消除电缆屏蔽层环路误差....... 425
7.5.5 校准过程和参考件. 427
7.5.6 电路板系统级PDN 测量......... 428
7.5.7 小结....... 430
7.6 DDR 总线一致性测量........ 430
7.6.1 工业标准总线一致性测量概述................. 430
7.6.2 DDR 总线概览........ 433
7.6.3 DDR 时钟总线的一致性测试.. 433
7.6.4 DDR 地址、命令总线的一致性测试........ 435
7.6.5 DDR 数据总线的一致性测试.. 436
7.6.6 DDR 总线一致性测试对示波器带宽的要求.............. 439
7.6.7 自动化一致性测试. 440
7.6.8 DDR 一致性测试探测和夹具.. 441
7.6.9 小结....... 441
7.7 参考文献.......... 441
第8 章 芯片级全流程仿真分析........ 444
8.1 芯片级全流程仿真的意义. 444
8.2 芯片级系统仿真的要点..... 445
8.3 模型的准备....... 447
8.3.1 晶体管模型和IBIS 模型.......... 447
8.3.2 芯片金属层模型..... 448
8.3.3 封装模型................. 454
8.3.4 PCB 模型................. 458
8.4 并行总线和串行信道的仿真............... 458
8.4.1 并行总线仿真......... 458
8.4.2 信道仿真................. 460
8.5 芯片封装PCB 的电源完整性.............. 460
8.5.1 芯片-封装-PCB 的直流压降.... 463
8.5.2 芯片-封装-PCB 的交流阻抗分析.............. 466
8.6 芯片-封装-PCB 热设计...... 466
参考文献......... 475
随着大数据时代的来临和云计算的兴起，"处理速度要求快，时效性要求高"是大数据区分于传统数据最显著的特征。如何实现高效传输，以及如何处理如此海量的数据，让这头笨重的大象舞动起来，这对人类的数据驾驭能力提出了新的挑战，也迫使我们不断努力来提高高速电路设计的能力。
高速电路设计是一门综合学科，包括信号完整性与电源完整性设计、EMI/EMC 设计，以及供电系统与热设计等，涉及集成电路与封装设计、硬件原理图与PCB 设计、结构设计及制造工艺和测试的每一个环节。回顾中国高速电路设计的历史，从最初的简单依赖经验规则设计到严格的工程设计规范;从简单的信号完整性仿真到SI/PI 的协同仿真;从单板的高速电路设计到芯片/封装/电路板及多板的协同系统设计;从第一块1.25Gbps 高速背板设计到现在的25Gbps/56Gbps 系统设计;从Dr. Johnson 的红宝书和到处拜师学艺到IBIS 中国峰会和DesignCon;从简单的示波器阻抗测试到投资上千万的专业高速实验室;从最初购买EDA 仿真工具获取新技术到本地工具研发团队的壮大，我们用了15 年就赶上了世界同行在高速印制电路和封装设计上的先进水平，无数同行为此付出了艰辛的努力。当然这一切离不开国内高速发展的宏观背景和本土以通信行业为代表的迅速崛起。相信在国内大力发展集成电路产业的大环境下，国内高速集成电路设计的水平也会随着本土的迫切需求成为一个关键环节而得到快速发展;同时随着超高速电路的发展，高速电路设计的核心环节也将从印制电路板、封装设计转移到集成电路设计环节，这对我们这些同行是一次新的挑战，也是赶上国际先进水平的又一个契机。
本书通过组织业内专家的编写和经验方法分享、实例剖析，并基于Cadence Allegro Sigrity最新发布的分析平台，详细介绍了以印制电路板设计为基础的高速电路设计的各个环节，以及Sigrity 所有相关工具的具体操作流程和步骤;同时介绍了芯片、封装、印制电路板的协同系统设计方法;也涵盖了当今主要的高速测试技术和测试方法。本书可用于一般电子工程师进行高速电路设计的启蒙和提升，也可供广大SI/PI/EMI 设计工程师参考。在此特别对Cadence和参与此书编写的同行专家的大力支持表示衷心的感谢!
陈兰兵
2014 年8 月
关注微信